硅谷杂志：基于CPLD的TCD1501D型线阵CCD的驱动设计 |
| 2012-07-22 11:25 作者：张小亮 周晨 刘佳豪 来源：硅谷网 HV： 编辑： 【搜索试试】
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硅谷网7月22日消息 （原文载于《硅谷》杂志）结合原理图和硬件描述介绍基于CPLD的线阵CCD的驱动设计，对TCD1501D的工作原理和结构进行说明，硬件设计易于修改，缩短驱动系统的调试周期。
电荷耦合元件CCD目前广泛应用于图像传感和光谱测量、尺寸测量等领域，有着高分辨率、高精度、高灵敏度、高稳定性、低功耗等特点。CCD分为线阵CCD器件和面阵CCD器件，与面阵CCD器件相比，线阵CCD器件虽然图像获取时间长，测量效率低，但能得到比面阵CCD器件更高的分辨率和精度，在精密测量方面的动态测量范围大、灵敏度和频率响应高。由于不同型号的CCD及其驱动时序不同，其性能指标受到厂家工艺水平和生产技术的限制，使得CCD及其驱动电路难以达到规范化、产品化。因此，在高精度线阵CCD应用系统的关键在于如何完成CCD驱动电路的设计。
以往多采用单片机驱动法、EPROM驱动法、IC驱动法等偏重硬件的方式来完成CCD驱动过程，这些方法存在着资源浪费、灵活性低、调试困难的缺欠。而利用可编程逻辑器件CPLD驱动法实现的系统具有集成度高、可靠性好、便于编程实现等特点，可减少使用的逻辑门数，减少连线间的干扰，减少设计费用。本文以TCD1501D为例阐述了CPLD驱动方法实现CCD驱动的原理和方法。
1TCD1501D工作的基本原理
TCD1501D器件有5000个有效像元，具有高灵敏度、低暗电流和较大的动态范围等特点，内置采样保持电路，驱动电压为5V。该芯片正常工作时需提供6路驱动脉动，分别是转位脉冲SH，复位脉冲RS、采样脉冲SP和钳位脉冲CP，以及两相时钟信号Φ1、Φ2，OS和DOS分别是信号输出和补偿输出。TCD1501D器件有5076个光电二极管形成的像元输出信号，有效信号为5000个，其中前64个和后12个光电二极管是作为哑元输出信号，转位脉冲SH是控制信号，它的低电平至少需要5076个脉宽时间。TCD1501D是两行并行、分奇偶输出器件，一个SH有效脉冲周期中至少需要2538个Φ1或Φ2信号才能保证脉冲信号的输出完整。
2TCD1501D驱动时序设计
在驱动时序电路的设计中，由于独立脉冲源所产生的脉冲频率可以自由选择，因此可以采用独立脉冲源，通过分频电路来产生同步脉冲。复位脉冲RS是使输出扩散二极管复位，典型频率为1MHZ，脉冲占空比为1:3，RS与钳位脉冲CP在时钟的统一驱动下，必须保持严格的同步关系，钳位脉冲CP的典型频率也是1MHZ，脉冲的最小宽度为20ns，因此需要一个JK触发器将CLK进行二分频，使RS和CP获得所需要的同一频率。同时考虑到复位脉冲RS滞后钳位脉冲CP的时间要满足t10，查询表1可以看出t10的典型值为20ns，为得到RS与CP之间20ns的延时关系，采用两个mcell单元的延迟来满足设计需要。采用CLK为16MHz的脉冲作为输入脉冲，产生时序脉冲的VerilogHDL语言如下：
entityalisport(
clk:instd_logic;
rs,cp,sp,fail:outstd_logic;
data_out:outstd_logic_vector(3downto0)
endentity;
architecturebehavorofalis
begin
process(clk)
variableCQI:std_logic_vector(3downto0)
begin
ifclk'eventandclk=‘1’then
CQI:=CQI+1;
if(CQI>=2andCQI<=4)thensp<=‘1’;
elsesp<=‘0’;
endif;
if(CQI>=5andCQI<=10)thenrs<=‘1’;
elsers<=‘0’;
endif;
if(CQI>=11andCQI<=15)thencp<=‘1’;
elsecp<=‘0’;
endif;
ifCQI>15thenCQI="0000";
endif;
endif;
data_out<=CQI;
fai<=CQI(3);
endprocess;
endbehave;
时钟脉冲Φ1、Φ2（相位差为180度）的典型频率为0.5MHZ，在Φ1、Φ2并行转移时要求有一个大于SH=1持续时间的宽脉冲来避免MOS电容中信号电荷包的电极转移不完全的情况。转位脉冲SH是使MOS电容中的信号电荷转移到移位寄存器中的转移栅控制脉冲，它的下降沿开始积分时间操作，上升沿则表示结束积分时间操作。因为CLK信号通过二分频得到RS信号，经过四分频得到了Φ信号，SH周期至少是Φ信号的2538倍，于是CLK信号通过5076次分频后得到了SH信号。产生SH的VerilogHDL语言如下：
sh：progress(clk)
variablecount:tntegerrange0
to6000:=0
begin
if(clkeventandclk=‘1’)then
count:=count+1;
if(count>0andcount<=5072)
thenclk_sh<‘1’;
else(count>5072andcount<=5076)
thenclk_sh<=‘0’;
elsecount:=0;
endif;
endif;
endprogresssh;
本文采用Xilinx公司生产的型号为XC9500系列的XC95216CPLD器件来设计驱动时序，通过VHDL硬件描述语言，编译后得到的时序仿真波形图，得到了六路驱动脉冲频率均满足了CCD的要求。
由于CPLD产生的数字信号电压为42V左右，远大于线阵CCD的驱动电压5V，因此所产生的驱动时序不能直接传输给CCD芯片，为了有效实现驱动，隔离数字部分和线阵CCD调理电路部分，需要经过74反向器来进行整形和驱动能力的放大。为了使脉冲具有更好的同步性，引入同步脉冲HC，该同步脉冲的上升沿对应于CCD的第一个有效像素单元的有效期间。
3结论
本文介绍了基于CPLD的线阵CCD的驱动实现方案，所得到驱动脉冲的相位、时序关系和时延参数均能满足TCD1501D的时序要求。如果需要对CCD信号的输出和数据的采集，用CPLD能实现并口的驱动和静态存储器的数据储存，得到CCD输出的模拟信号的高速转换，应用CPLD消除或减少了硬件电路带来的干扰，保证了输出的有效性和完整性。
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